在设计时序逻辑电路时,对原始状态表中的状态化简,其目的是____。 作者:高老师 时间:2024-08-04 浏览 0 在设计时序逻辑电路时,对原始状态表中的状态化简,其目的是____。【正确答案】:去掉多余项 📱 扫码体验刷题小程序 扫一扫使用我们的微信小程序